近年来，在产品分类、包装缺陷检测等工业生产自动化领域，以CMOS相机为核心的机器视觉检测系统的应用越来越重要 ^[1][2]。多通道大面阵CMOS相机的广泛应用带来了数据传输速度的大幅度提升。Camera Link接口因通过不同的配置方式可以适应不同工业相机对于传输带宽的要求而受到广泛青睐。在CMOS相机向着高分辨率、高帧频、低成本和小型化方向的发展趋势下，研究基于Camera Link接口的CMOS相机的小型化设计将具有积极的意义。

目前传统主流方案中，相机的硬件尺寸较大，使用过多的PCB板间连接器，并采用FPGA+ Camera Link接口并串转换芯片的方式。虽然这种方式降低了接口的开发难度，但一片接口芯片就需要传输28位并行图像数据，占用了FPGA的大量IO管脚和布线资源；同时根据Camera Link协议标准，实现Camera Link的BASE模式只需使用一片并串芯片，而实现FULL模式则需要三片并串芯片，会增加电路板的走线、焊盘和管脚，占用大片PCB面积，增加硬件成本，不利于摄像机的低成本和集成化。^{[3] [4] [5]}基于此，本文以FPGA作为主控芯片，通过合理规划硬件模块、采用刚柔结合板设计、在FPGA内部集成Camera Link并串转换模块等方式，最终实现了相机的低成本小型化设计。

本文内容主要包括相机的硬件设计、Camera Link并串模块接口设计和实验结论三个部分。

图1 相机硬件系统框图Fig.1 Bock diagram of camera hardware system

相机硬件主要由探测器控制模块、信息处理模块、电源接口模块组成，系统结构框图如图1所示。

探测器控制模块采用CMOSIS公司CMV4000工业图像传感器，分辨率为2048×2048，16个LVDS/DDR 输出通道，每条通道的速率是480 Mbps，最高帧频180fps。 ^[4][5]该探测器仅需4路供电，其中两路供电对电源噪声敏感，故采用一片集成度较高的双路输出LDO，即Linear公司的LT3024，尺寸仅为4*3mm，输出能力为500mA和100mA。外置电容均为D壳钽电容以便减少体积。

信息处理模块架构为FPGA+DDR2+FLASH。FPGA 为 Altera 公 司 CylconeV 系 列 的5CEFA4U19I7N，自带DDR硬件控制器，具有56个840 Mbps的LVDS接收\发送器。DDR2为Micron公司的MT47H32M16HR-25E。FLASH为Micron公司的N25Q128A。电源分配图如图2所示。信息处理模块主要需要1.1V、1.8V、2.5V和3.3V供电，采用两片小尺寸双路输出DC/DC变换器，即TI公司的TPS62410，尺寸仅为3*3mm，输出能力均高达800mA。

电源接口模块包括3M公司的MDR26连接器、电压防反以及过压保护电路、一次电源电路和通讯调试接口等。一次电源使用TI公司的LMR23630，该芯片输入电压范围广，可持续输出3A电流，尺寸为3*3mm。通讯接口为RS232形式，选用TSSOP封装的MAX3221。

相机硬件的供电设计如图2：

图2 相机硬件供电图Fig.2 Hardware power supply diagram

相机硬件的三个功能模块分别位于三个40mm*40mm的PCB板，板间连接摒弃了传统的高速屏蔽连接器的方式，采用刚柔结合板，这样不仅节省连接器还减少了硬件成本和体积。整机3D装配图和实物展开如图3所示。PCB后期进行盲埋孔工艺改进后，PCB尺寸将进一步减少，相机体积也将大大减少。

图3 相机的3D设计图和实物图Fig.3 Camera's 3D design and real product

相机硬件PCB板包含大量的模拟和数字信号，尤其柔性PCB部分还传输高速LVDS数字信号。在综合考虑信号数目以及电源种类、内电层位置以及不同层的信号分布后，PCB叠层设计为8层，如表1所示。其中顶层L1和底层L8层的单端信号（特性阻抗为50欧姆）线宽为4.5Mil，主要参考L2和L7的地层面。考虑L3层和L6层是柔性PCB部分的主要信号传输层，其单端信号（特性阻抗为50欧姆）线宽为4Mil，主要参考平面分别是L4电源层和L5地层面；而L3层和L6层在刚性PCB部分也有2个相邻层，因此在刚性PCB部分L3层和L6层要尽量远离L2层和L7层，以确保信号有更好的完整性。

表1 PCB叠层设计方案Table 1 PCB stack design

Camera Link协议是基于低压差分信号(LVDS)形式传输的，通过一对差分PCB走线或平衡电缆传输数据。Camera Link信号包括图像数据信号、相机控制、串行通信信号和电源信号。其中图像数据包括28个单端数据信号和1个时钟信号。一般使用的并串转换芯片为TI公司的DS90CR287。该芯片将这些信号以7:1的比例串行发送，输出4对LVDS数据流和1对LVDS时钟信号。在FPGA内部编码并串转换模块来实现Camera Link协议，实现的功能与DS90CR287相同。在完成数据的并串转换的功能后，通过FPGA的LVDS差分管脚直接对外输出。

并串转换模块主要分为3个部分：端口映射、协议编码、并串编码。信号流程如图4所示。

图4 Camera Link并串转换模块信号流程图Fig.4 Camera Link parallel-serial conversion module signal flow chart

2.1 端口映射

端口映射将像素点数据映射为Camera Link中抽象出的port端口，并将port端口映射为并串转换芯片的Pin-Name。根据Camera Link协议 ^[6] [7]，抽象出端口分配图如表2所示。实际使用的CMOS探测器的输出像素为10bit数据，故本文以Camera Link的Base模式10-bit像素点为例研究。Camera Link其他像素点比如8-bit、12-bit按照协议进行类比配置即可。

表2 Base型10-bit字节的端口分配图Table 2 The port allocation diagram of Base 10-bit bytes

PortA、PortB、PortC 三 路 8-bit 信 号 和LVAL、DVAL、FVAL以及Spare信号一起构成了Camera Link图像信号的28个单端数据信号，其端口映射的Verilog代码如下：

Tx[6:0] <= {PortA[5],ortA[7],PortA[4:0]};

Tx[13:7]<={PortB[4],PortB[3],PortB[7],PortB[6], PortB[2:0]};

Tx[20:14]<={PortC[3:1],PortC[7],PortC[6],PortC[ 0],PortB[5]};

Tx[27:21]<={PortA[6],DVAL,FVAL,LVAL,Spar e,PortC[5],PortC[4]};

2.2 协议编码

DS90CR287信号时序图如下所示 ^[8]

图5 DS90CR287信号时序图Fig.5 DS90CR287 signal timing diagram

将28路数据信号按照DS90CR287时序图中Pin-Name的映射位序进行编码即实现了Camera Link的数据编码功能。注意需要将同步时钟信号一起编码。协议编码的Verilog代码如下：

TxClk <= 7'b110_0011;

Chan3<={Txin[23],Txin[17],Txin[16],Txin[11],T xin[10],Txin[5],Txin[27]};

Chan2<={Txin[26],Txin[25],Txin[24],Txin[22],T xin[21],Txin[20],Txin[19]};

Chan1<={Txin[18],Txin[15],Txin[14],Txin[13],T xin[12],Txin[9],Txin[8]};

Chan0<={Txin[7],Txin[6],Txin[4],Txin[3],Txin[2] ,Txin[1],Txin[0]};

代码中Chan0-Chan3分别对应DS90CR287信号时序图中的TxOUT0-TxOUT3，表示四对LVDS数据。TxCLK对应时序图中的TxCLK OUT，表示一对LVDS时钟信号。

2.3 并串编码

28路数据信号与同步时钟信号编码完成后，最终通过并串编码转换，以Camera Link协议的形式输出5路LVDS信号。具体来说就是将已经编码的Chan0、Chan1、Chan2、Chan3和TxClk信号进行7：1并串转换。FPGA 内含丰富的原语和专业IP核，可实现不同的功能，并将FPGA的IO例化为多种形式的电平接口。并串转换使用的专业IP核为ALTLVDS_TX，其主要参数配置为：并行数据输入时钟80M，串行数据的输出信号速率560Mbps，使用内部锁相环PLL，用于生成所需的时钟信号，并根据PCB实际走线调试后设置合适的LVDS输出时钟相移。配置如图6。

图6 ALTLVDS_TX的IP核配置界面Fig.6 IP core configuration interface of ALTLVDS_TX

顶层例化代码如下：

ATLVDS_TX_287

ATLVDS_TX_287_inst

(.tx_in( {TxClk,Chan3,Chan2,Chan1,Chan0}),

.tx_inclock ( Clk_i ),

.tx_out ({TxCLK OUT, TxOUT3, TxOUT2, TxOUT1, TxOUT0} ),

.tx_outclock( tx_outclock_sig ));

代 码 中 TxOUT3、TxOUT2、TxOUT1、TxOUT0、TxCLK OUT表示4路LVDS数据和1路LVDS时钟，将其分配到FPGA的专用差分输出管脚，并配置为符合Camera Link标准的电气接口。

2.4 时序仿真验证

使用Modelsim SE 10.1a作为仿真平台。在Testbench中CMOS探测器输出时钟设为80M，输出的10bit数据全为1。LVAL行有效时间设置为20个像素时钟，行消隐时间设为2个像素时钟， FVAL帧有效时间设置为42个像素时钟，即每帧包括2行数据。仿真结果如下：

图7 Modelsim时序仿真图Figure.7 Modelsim timing simulation diagram

黄色线中间为一帧数据。CMOS探测器输出的一个10bit全1像素数据经并串转换模块后输出的时序图和图8一致，符合设计要求，验证了编码的正确性和可行性。

图8 时序图Fig.8 Timing diagram

使用Altera公司的Quartus13.1作为编译和调试软件，Matrox的图像采集卡在PC端显示器进行验证。整体相机实物测试如图9所示。根据项目实际使用需要，CMV4000探测器的输出图像大小为1280*1024，采用50Hz的帧频和10bit的图像数据输出。图9是上位机Matrox Intelicam的图像显示。经过长时间测试，信号传输可靠稳定，图像显示清晰，符合设计预期。

本文设计了一款小型低成本Camera Link接口的工业CMOS相机，介绍了相机硬件设计，包括功能模块的优化分布，各个模块的架构和主要器件选型以及电源拓扑结构，并着重说明PCB叠层设计；重点分析了FPGA内部编码实现Camera Link协议Base模式输出编码的步骤和方法，并通过功能仿真验证了代码实现的可能性。设计的小型化相机经仿真实验性能稳定，验证了设计的正确性。由于硬件采用模块化设计，后续可使用不同型号的探测器，只针对性更改优化探测器控制模块即可，故本相机可作为一种通用小型化Camera Link接口的工业相机处理平台。

图9 相机实物测试图和上位机显示Figure 9 Camera physical test chart and host computer display